atk16_fpga/top.v


1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

`default_nettype none

module top(
    input wire SYSCLK,
    input wire BUT1,
    output wire LED1
);

    cu cu_inst(
        .clk(SYSCLK),
        .rst(BUT1)
    );

    assign LED1 = BUT1;

endmodule